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3.1 可编程逻辑器件发展历史(上)
1743 播放
蜻蜓耳娱乐
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[8] 1.4 半导体数字集成电路
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[9] 1.5 基本逻辑门电路分析(上)
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[10] 1.5 基本逻辑门电路分析(中)
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[11] 1.5 基本逻辑门电路分析(下)
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[13] 1.5 基本逻辑门电路分析(中)
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[14] 1.6 逻辑代数理论和表达式的化简...
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[15] 1.6 逻辑代数理论和表达式的化简...
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[16] 1.6 逻辑代数理论和表达式的化简...
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[17] 1.7 毛刺产生和消除
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[18] 1.8 数字码制表示和转换
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[19] 2.1 组合逻辑电路(上)
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[20] 2.1 组合逻辑电路(中)
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2.1 组合逻辑电路(中)
[21] 2.1 组合逻辑电路(下)
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[22] 2.1 组合逻辑电路(中)
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[23] 2.1 组合逻辑电路(上)
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[24] 2.1 组合逻辑电路(下)
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2.1 组合逻辑电路(下)
[25] 2.2 时序逻辑电路(上)
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[26] 2.2 时序逻辑电路(中)
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2.2 时序逻辑电路(中)
[27] 2.2 时序逻辑电路(下)
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2.2 时序逻辑电路(下)
[28] 2.3 存储器分类及原理(上)
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[29] 2.3 存储器分类及原理(下)
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[30] 2.4 有限自动状态机(上)
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[31] 2.4 有限自动状态机(中)
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[32] 2.4 有限自动状态机(下)
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[33] 3.1 可编程逻辑器件发展历史(上...
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3.1 可编程逻辑器件发展历史(上)
[34] 3.1 可编程逻辑器件发展历史(中...
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3.1 可编程逻辑器件发展历史(中)
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[36] 3.2 可编程逻辑器件工艺(上)
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[38] 3.3 简单可编程逻辑器件结构
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[39] 3.4 CPLD原理及结构
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[40] 3.5 FPGA原理及结构(上)
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[48] 4.2 Vivado工具设计流程(...
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4.3 Vivado IP数字系统的设计与实现(一)(上)
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5.4~5.5 详细描述和行为级仿真(上)
[59] 5.4~5.5 详细描述和行为级仿...
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[60] 5.6~5.7 设计综合和设计约束...
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5.6~5.7 设计综合和设计约束(上)
[61] 5.6~5.7 设计综合和设计约束...
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[62] 5.8~5.9 设计实现和时序仿真...
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5.8~5.9 设计实现和时序仿真(上)
[63] 5.8~5.9 设计实现和时序仿真...
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[64] 5.10 生成比特流和下载设计(上...
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[65] 5.10 生成比特流和下载设计(下...
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[66] 6.2 Verilog HDL程序...
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[67] 6.2 Verilog HDL程序...
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6.2 Verilog HDL程序结构(中)
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6.2 Verilog HDL程序结构(下)
[69] 6.3 Verilog HDL描述...
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6.3 Verilog HDL描述方式(上)
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[72] 6.4 Verilog HDL语言...
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[73] 6.4 Verilog HDL语言...
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[74] 6.5 Verilog HDL数据...
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6.5 Verilog HDL数据类型(上)
[75] 6.5 Verilog HDL数据...
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