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2.1 组合逻辑电路（下）
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      [1] 1.1 数字逻辑发展史（上）
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      1.1 数字逻辑发展史（上）
      [2] 1.1 数字逻辑发展史（下）
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      1.1 数字逻辑发展史（下）
      [3] 1.2 Multisim spic...
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      [4] 1.2 Multisim spic...
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      1.2 Multisim spice仿真介绍和操作（中）
      [5] 1.2 Multisim spic...
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      1.2 Multisim spice仿真介绍和操作（下）
      [6] 1.3 开关系统（上）
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      1.3 开关系统（上）
      [7] 1.3 开关系统（下）
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      1.3 开关系统（下）
      [8] 1.4 半导体数字集成电路
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      1.4 半导体数字集成电路
      [9] 1.5 基本逻辑门电路分析（上）
      1737播放
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      1.5 基本逻辑门电路分析（上）
      [10] 1.5 基本逻辑门电路分析（中）
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      1.5 基本逻辑门电路分析（中）
      [11] 1.5 基本逻辑门电路分析（下）
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      1.5 基本逻辑门电路分析（下）
      [12] 1.5 基本逻辑门电路分析（上）
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      1.5 基本逻辑门电路分析（上）
      [13] 1.5 基本逻辑门电路分析（中）
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      1.5 基本逻辑门电路分析（中）
      [14] 1.6 逻辑代数理论和表达式的化简...
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      1.6 逻辑代数理论和表达式的化简（上）
      [15] 1.6 逻辑代数理论和表达式的化简...
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      1.6 逻辑代数理论和表达式的化简（中）
      [16] 1.6 逻辑代数理论和表达式的化简...
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      1.6 逻辑代数理论和表达式的化简（下）
      [17] 1.7 毛刺产生和消除
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      1.7 毛刺产生和消除
      [18] 1.8 数字码制表示和转换
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      1.8 数字码制表示和转换
      [19] 2.1 组合逻辑电路（上）
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      2.1 组合逻辑电路（上）
      [20] 2.1 组合逻辑电路（中）
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      2.1 组合逻辑电路（中）
      [21] 2.1 组合逻辑电路（下）
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      2.1 组合逻辑电路（下）
      [22] 2.1 组合逻辑电路（中）
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      2.1 组合逻辑电路（中）
      [23] 2.1 组合逻辑电路（上）
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      2.1 组合逻辑电路（上）
      [24] 2.1 组合逻辑电路（下）
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      2.1 组合逻辑电路（下）
      [25] 2.2 时序逻辑电路（上）
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      2.2 时序逻辑电路（上）
      [26] 2.2 时序逻辑电路（中）
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      2.2 时序逻辑电路（中）
      [27] 2.2 时序逻辑电路（下）
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      [28] 2.3 存储器分类及原理（上）
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      2.3 存储器分类及原理（上）
      [29] 2.3 存储器分类及原理（下）
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      2.3 存储器分类及原理（下）
      [30] 2.4 有限自动状态机（上）
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      2.4 有限自动状态机（上）
      [31] 2.4 有限自动状态机（中）
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      2.4 有限自动状态机（中）
      [32] 2.4 有限自动状态机（下）
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      2.4 有限自动状态机（下）
      [33] 3.1 可编程逻辑器件发展历史（上...
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      3.1 可编程逻辑器件发展历史（上）
      [34] 3.1 可编程逻辑器件发展历史（中...
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      3.1 可编程逻辑器件发展历史（中）
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      3.1 可编程逻辑器件发展历史（下）
      [36] 3.2 可编程逻辑器件工艺（上）
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      3.2 可编程逻辑器件工艺（上）
      [37] 3.2 可编程逻辑器件工艺（下）
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      [38] 3.3 简单可编程逻辑器件结构
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      [39] 3.4 CPLD原理及结构
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      [40] 3.5 FPGA原理及结构（上）
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      3.5 FPGA原理及结构（上）
      [41] 3.5 FPGA原理及结构（中）
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      [42] 3.5 FPGA原理及结构（下）
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      [43] 3.5 FPGA原理及结构（上）
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      3.5 FPGA原理及结构（上）
      [44] 3.5 FPGA原理及结构（中）
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      [45] 3.5 FPGA原理及结构（下）
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      3.5 FPGA原理及结构（下）
      [46] 4.1 IP核基本概念（上）
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      4.1 IP核基本概念（上）
      [47] 4.1 IP核基本概念（下）
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      4.1 IP核基本概念（下）
      [48] 4.2 Vivado工具设计流程（...
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      4.2 Vivado工具设计流程（上）
      [49] 4.2 Vivado工具设计流程（...
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      4.2 Vivado工具设计流程（下）
      [50] 4.3 Vivado IP数字系统...
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      4.3 Vivado IP数字系统的设计与实现（一）（上）
      [51] 4.3 Vivado IP数字系统...
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      15:31
      4.3 Vivado IP数字系统的设计与实现（一）（中）
      [52] 4.3 Vivado IP数字系统...
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      15:16
      4.3 Vivado IP数字系统的设计与实现（一）（下）
      [53] 4.4 Vivado IP数字系统...
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      4.4 Vivado IP数字系统的设计与实现（二）
      [54] 5.1 Vivado集成开发环境介...
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      5.1 Vivado集成开发环境介绍（上）
      [55] 5.1 Vivado集成开发环境介...
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      08:33
      5.1 Vivado集成开发环境介绍（下）
      [56] 5.2~5.3 创建新工程和添加V...
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      10:21
      5.2~5.3 创建新工程和添加Verilog HDL设计文件（上）
      [57] 5.2~5.3 创建新工程和添加V...
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      10:20
      5.2~5.3 创建新工程和添加Verilog HDL设计文件（下）
      [58] 5.4~5.5 详细描述和行为级仿...
      815播放
      10:41
      5.4~5.5 详细描述和行为级仿真（上）
      [59] 5.4~5.5 详细描述和行为级仿...
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      10:42
      5.4~5.5 详细描述和行为级仿真（下）
      [60] 5.6~5.7 设计综合和设计约束...
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      11:20
      5.6~5.7 设计综合和设计约束（上）
      [61] 5.6~5.7 设计综合和设计约束...
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      11:17
      5.6~5.7 设计综合和设计约束（下）
      [62] 5.8~5.9 设计实现和时序仿真...
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      07:14
      5.8~5.9 设计实现和时序仿真（上）
      [63] 5.8~5.9 设计实现和时序仿真...
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      07:14
      5.8~5.9 设计实现和时序仿真（下）
      [64] 5.10 生成比特流和下载设计（上...
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      5.10 生成比特流和下载设计（上）
      [65] 5.10 生成比特流和下载设计（下...
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      5.10 生成比特流和下载设计（下）
      [66] 6.2 Verilog HDL程序...
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      6.2 Verilog HDL程序结构（上）
      [67] 6.2 Verilog HDL程序...
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      12:44
      6.2 Verilog HDL程序结构（中）
      [68] 6.2 Verilog HDL程序...
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      12:31
      6.2 Verilog HDL程序结构（下）
      [69] 6.3 Verilog HDL描述...
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      10:33
      6.3 Verilog HDL描述方式（上）
      [70] 6.3 Verilog HDL描述...
      1370播放
      10:38
      6.3 Verilog HDL描述方式（中）
      [71] 6.3 Verilog HDL描述...
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      10:34
      6.3 Verilog HDL描述方式（下）
      [72] 6.4 Verilog HDL语言...
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      12:35
      6.4 Verilog HDL语言要素（上）
      [73] 6.4 Verilog HDL语言...
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      6.4 Verilog HDL语言要素（下）
      [74] 6.5 Verilog HDL数据...
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      12:36
      6.5 Verilog HDL数据类型（上）
      [75] 6.5 Verilog HDL数据...
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      12:38
      6.5 Verilog HDL数据类型（下）
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