电子科技大学公开课：数字逻辑设计及应用-模块五 7.9 时钟同步状态机分析（下）-网易公开课

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模块五 7.9 时钟同步状态机分析（下）

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[1] 模块一 2.1 数制转换（上）

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模块一 2.1 数制转换（上）

[2] 模块一 2.1 数制转换（下）

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模块一 2.1 数制转换（下）

[3] 模块一 2.2 二进制的算术运算

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模块一 2.2 二进制的算术运算

[4] 模块一 2.3 符号数的表示

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模块一 2.3 符号数的表示

[5] 模块一 2.4 二进制补码的加法和...

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模块一 2.4 二进制补码的加法和减法

[6] 模块一 2.5 信息的二进制编码

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模块一 2.5 信息的二进制编码

[7] 模块一 2.6 格雷码和检错纠错码

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模块一 2.6 格雷码和检错纠错码

[8] 模块二 3.1 数字系统的逻辑实现...

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模块二 3.1 数字系统的逻辑实现（上）

[9] 模块二 3.1 数字系统的逻辑实现...

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模块二 3.1 数字系统的逻辑实现（下）

[10] 模块二 3.2 开关电路与CMOS...

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模块二 3.2 开关电路与CMOS结构（上）

[11] 模块二 3.2 开关电路与CMOS...

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模块二 3.2 开关电路与CMOS结构（下）

[12] 模块二 3.3 CMOS结构的扩展...

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模块二 3.3 CMOS结构的扩展（上）

[13] 模块二 3.3 CMOS结构的扩展...

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模块二 3.3 CMOS结构的扩展（下）

[14] 模块二 3.4 电压与电流的容限设...

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模块二 3.4 电压与电流的容限设置（上）

[15] 模块二 3.4 电压与电流的容限设...

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模块二 3.4 电压与电流的容限设置（下）

[16] 模块二 3.5 集成电路的设计规范

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模块二 3.5 集成电路的设计规范

[17] 模块二 3.6 片内的最大集成设计...

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模块二 3.6 片内的最大集成设计（上）

[18] 模块二 3.6 片内的最大集成设计...

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模块二 3.6 片内的最大集成设计（下）

[19] 模块二 3.7 信号传输延迟与功耗...

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模块二 3.7 信号传输延迟与功耗（上）

[20] 模块二 3.7 信号传输延迟与功耗...

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模块二 3.7 信号传输延迟与功耗（下）

[21] 模块二 3.8 集成块输入端口设计

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模块二 3.8 集成块输入端口设计

[22] 模块二 3.9 集成块输出端口设计...

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模块二 3.9 集成块输出端口设计（上）

[23] 模块二 3.9 集成块输出端口设计...

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模块二 3.9 集成块输出端口设计（下）

[24] 模块二 3.10 集成块与外部电路...

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模块二 3.10 集成块与外部电路的匹配（上）

[25] 模块二 3.10 集成块与外部电路...

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模块二 3.10 集成块与外部电路的匹配（下）

[26] 模块三 4.1 开关代数的公理和定...

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模块三 4.1 开关代数的公理和定理（上）

[27] 模块三 4.1 开关代数的公理和定...

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模块三 4.1 开关代数的公理和定理（下）

[28] 模块三 4.2 正负逻辑、对偶关系...

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模块三 4.2 正负逻辑、对偶关系、反演关系的应用

[29] 模块三 4.3逻辑函数的多种表达形...

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模块三 4.3逻辑函数的多种表达形式以及相互之间的...（上）

[30] 模块三 4.3逻辑函数的多种表达形...

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模块三 4.3逻辑函数的多种表达形式以及相互之间的...（下）

[31] 模块三 4.4逻辑函数的卡诺图化简...

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模块三 4.4逻辑函数的卡诺图化简方法-1（上）

[32] 模块三 4.4逻辑函数的卡诺图化简...

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模块三 4.4逻辑函数的卡诺图化简方法-1（下）

[33] 模块三 4.5逻辑函数的卡诺图化简...

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05:17

模块三 4.5逻辑函数的卡诺图化简方法-2（上）

[34] 模块三 4.5逻辑函数的卡诺图化简...

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模块三 4.5逻辑函数的卡诺图化简方法-2（下）

[35] 模块三 4.6逻辑函数的卡诺图化简...

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模块三 4.6逻辑函数的卡诺图化简方法-3

[36] 模块三 4.7定时冒险（上）

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模块三 4.7定时冒险（上）

[37] 模块三 4.7定时冒险（下）

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模块三 4.7定时冒险（下）

[38] 模块四 1.1 课程简介

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模块四 1.1 课程简介

[39] 模块四 1.2 模拟与数字

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模块四 1.2 模拟与数字

[40] 模块四 1.3 数字技术

1213播放

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模块四 1.3 数字技术

[41] 模块五 7.1 时序逻辑电路概述

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模块五 7.1 时序逻辑电路概述

[42] 模块五 7.2 双稳态器件

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模块五 7.2 双稳态器件

[43] 模块五 7.3 SR锁存器（1）

1295播放

06:43

模块五 7.3 SR锁存器（1）

[44] 模块五 7.3 SR锁存器（2）

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07:13

模块五 7.3 SR锁存器（2）

[45] 模块五 7.4 D锁存器（上）

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模块五 7.4 D锁存器（上）

[46] 模块五 7.4 D锁存器（下）

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模块五 7.4 D锁存器（下）

[47] 模块五 7.5 D触发器

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模块五 7.5 D触发器

[48] 模块五 7.6 其他D触发器

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模块五 7.6 其他D触发器

[49] 模块五 7.7 JK触发器和T触发...

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模块五 7.7 JK触发器和T触发器

[50] 模块五 7.8 状态机结构

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模块五 7.8 状态机结构

[51] 模块五 7.9 时钟同步状态机分析...

1441播放

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模块五 7.9 时钟同步状态机分析（上）

[52] 模块五 7.9 时钟同步状态机分析...

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模块五 7.9 时钟同步状态机分析（下）

[53] 模块五 7.10 时钟同步状态机分...

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04:03

模块五 7.10 时钟同步状态机分析2

[54] 模块五 7.11 时钟同步状态机设...

893播放

05:48

模块五 7.11 时钟同步状态机设计1（上）

[55] 模块五 7.11 时钟同步状态机设...

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模块五 7.11 时钟同步状态机设计1（下）

[56] 模块五 7.12 时钟同步状态机设...

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06:34

模块五 7.12 时钟同步状态机设计2（上）

[57] 模块五 7.12 时钟同步状态机设...

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06:37

模块五 7.12 时钟同步状态机设计2（下）

[58] 模块五 7.13 雷鸟车尾灯（上）

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模块五 7.13 雷鸟车尾灯（上）

[59] 模块五 7.13 雷鸟车尾灯（下）

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07:17

模块五 7.13 雷鸟车尾灯（下）

[60] 模块五 7.14 状态机时序

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04:07

模块五 7.14 状态机时序

[61] 模块六 5.1 FPGA及HDL简...

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06:00

模块六 5.1 FPGA及HDL简介（1）

[62] 模块六 5.1 FPGA及HDL简...

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01:28

模块六 5.1 FPGA及HDL简介（2）

[63] 模块六 5.1 FPGA及HDL简...

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模块六 5.1 FPGA及HDL简介（3）

[64] 模块六 5.2 Verilog H...

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模块六 5.2 Verilog HDL（1）

[65] 模块六 5.2 Verilog H...

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模块六 5.2 Verilog HDL（2）（上）

[66] 模块六 5.2 Verilog H...

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模块六 5.2 Verilog HDL（2）（下）

[67] 模块六 5.2 Verilog H...

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模块六 5.2 Verilog HDL（3）

[68] 模块六 5.2 Verilog H...

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模块六 5.2 Verilog HDL（4）（上）

[69] 模块六 5.2 Verilog H...

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模块六 5.2 Verilog HDL（4）（下）

[70] 模块六 5.2 Verilog H...

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08:22

模块六 5.2 Verilog HDL（5）

[71] 模块六 5.2 Verilog H...

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08:23

模块六 5.2 Verilog HDL（6）

[72] 模块六 5.2 Verilog H...

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06:39

模块六 5.2 Verilog HDL（7）（上）

[73] 模块六 5.2 Verilog H...

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06:38

模块六 5.2 Verilog HDL（7）（下）

[74] 模块六 5.2 Verilog H...

556播放

04:41

模块六 5.2 Verilog HDL（8）

[75] 模块六 5.3 组合电路设计

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08:55

模块六 5.3 组合电路设计

[76] 模块六 5.4 时序电路设计

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06:32

模块六 5.4 时序电路设计

[77] 模块七 6.1 组合逻辑设计-文档...

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05:09

模块七 6.1 组合逻辑设计-文档标准（1）

[78] 模块七 6.1 组合逻辑设计-文档...

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09:13

模块七 6.1 组合逻辑设计-文档标准（2）（上）

[79] 模块七 6.1 组合逻辑设计-文档...

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模块七 6.1 组合逻辑设计-文档标准（2）（下）

[80] 模块七 6.2 组合逻辑设计-译码...

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模块七 6.2 组合逻辑设计-译码器（1）（上）

[81] 模块七 6.2 组合逻辑设计-译码...

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07:26

模块七 6.2 组合逻辑设计-译码器（1）（下）

[82] 模块七 6.2 组合逻辑设计-译码...

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02:53

模块七 6.2 组合逻辑设计-译码器（2）

[83] 模块七 6.4三态缓冲器

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模块七 6.4三态缓冲器

[84] 模块七 6.5多路复用器（上）

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05:14

模块七 6.5多路复用器（上）

[85] 模块七 6.5多路复用器（下）

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05:14

模块七 6.5多路复用器（下）

[86] 模块七 6.6多路分配器和奇偶校验...

1309播放

05:12

模块七 6.6多路分配器和奇偶校验电路

[87] 模块七 6.7 比较器（1）

1095播放

03:05

模块七 6.7 比较器（1）

[88] 模块七 6.7 比较器（2）

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01:52

模块七 6.7 比较器（2）

[89] 模块七 6.8加法器

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模块七 6.8加法器

[90] 模块七 6.3 编码器

785播放

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模块七 6.3 编码器

[91] 模块八 8.1 时序逻辑电路的标准...

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模块八 8.1 时序逻辑电路的标准文档

[92] 模块八 8.2 集成锁存器和触发器...

1263播放

05:47

模块八 8.2 集成锁存器和触发器（上）

[93] 模块八 8.2 集成锁存器和触发器...

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模块八 8.2 集成锁存器和触发器（下）

[94] 模块八 8.3 计数器工作原理（上...

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模块八 8.3 计数器工作原理（上）

[95] 模块八 8.3 计数器工作原理（下...

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模块八 8.3 计数器工作原理（下）

[96] 模块八 8.4 二进制计数器的功能...

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模块八 8.4 二进制计数器的功能特点

[97] 模块八 8.5 计数模块应用1

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模块八 8.5 计数模块应用1

[98] 模块八 8.6 计数模块应用2（上...

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模块八 8.6 计数模块应用2（上）

[99] 模块八 8.6 计数模块应用2（下...

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模块八 8.6 计数模块应用2（下）

[100] 模块八 8.7 计数模块应用3

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模块八 8.7 计数模块应用3

[101] 模块八 8.8 移位寄存器的工作原...

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模块八 8.8 移位寄存器的工作原理及应用（上）

[102] 模块八 8.8 移位寄存器的工作原...

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模块八 8.8 移位寄存器的工作原理及应用（下）

[103] 模块八 8.9 移位寄存器构建计数...

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模块八 8.9 移位寄存器构建计数器的工作原理

[104] 模块八 8.10 环形计数器的自校...

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07:39

模块八 8.10 环形计数器的自校正问题

[105] 模块八 8.11 扭环形计数器的设...

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08:02

模块八 8.11 扭环形计数器的设计

[106] 模块八 8.12 线性反馈移位寄存...

969播放

09:55

模块八 8.12 线性反馈移位寄存器计数器的原理

[107] 模块八 8.13 迭代电路和时序电...

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03:43

模块八 8.13 迭代电路和时序电路的关系

[108] 模块八 8.14 序列发生器的设计...

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07:39

模块八 8.14 序列发生器的设计（上）

[109] 模块八 8.14 序列发生器的设计...

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07:41

模块八 8.14 序列发生器的设计（下）