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5.2~5.3 创建新工程和添加Verilog HDL设计文件（上）
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      [7] 1.3 开关系统（下）
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      1.3 开关系统（下）
      [8] 1.4 半导体数字集成电路
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      1.4 半导体数字集成电路
      [9] 1.5 基本逻辑门电路分析（上）
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      1.5 基本逻辑门电路分析（上）
      [10] 1.5 基本逻辑门电路分析（中）
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      [12] 1.5 基本逻辑门电路分析（上）
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      [18] 1.8 数字码制表示和转换
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      [19] 2.1 组合逻辑电路（上）
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      [25] 2.2 时序逻辑电路（上）
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      [26] 2.2 时序逻辑电路（中）
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      [29] 2.3 存储器分类及原理（下）
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      4.4 Vivado IP数字系统的设计与实现（二）
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      [56] 5.2~5.3 创建新工程和添加V...
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      待播放
      5.2~5.3 创建新工程和添加Verilog HDL设计文件（上）
      [57] 5.2~5.3 创建新工程和添加V...
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      5.2~5.3 创建新工程和添加Verilog HDL设计文件（下）
      [58] 5.4~5.5 详细描述和行为级仿...
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      5.4~5.5 详细描述和行为级仿真（上）
      [59] 5.4~5.5 详细描述和行为级仿...
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      5.4~5.5 详细描述和行为级仿真（下）
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      5.6~5.7 设计综合和设计约束（上）
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