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1.4 半导体数字集成电路
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      [1] 1.1 数字逻辑发展史(上)
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      [2] 1.1 数字逻辑发展史(下)
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      [3] 1.2 Multisim spic...
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      [4] 1.2 Multisim spic...
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      [5] 1.2 Multisim spic...
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      [6] 1.3 开关系统(上)
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      [7] 1.3 开关系统(下)
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      [8] 1.4 半导体数字集成电路
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      [9] 1.5 基本逻辑门电路分析(上)
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      [10] 1.5 基本逻辑门电路分析(中)
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      13:46
      [11] 1.5 基本逻辑门电路分析(下)
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      13:37
      [12] 1.5 基本逻辑门电路分析(上)
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      [13] 1.5 基本逻辑门电路分析(中)
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      [14] 1.6 逻辑代数理论和表达式的化简...
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      15:37
      [15] 1.6 逻辑代数理论和表达式的化简...
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      15:39
      [16] 1.6 逻辑代数理论和表达式的化简...
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      [17] 1.7 毛刺产生和消除
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      [18] 1.8 数字码制表示和转换
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      [19] 2.1 组合逻辑电路(上)
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      [20] 2.1 组合逻辑电路(中)
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      [21] 2.1 组合逻辑电路(下)
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      [22] 2.1 组合逻辑电路(中)
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      [23] 2.1 组合逻辑电路(上)
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      06:19
      [24] 2.1 组合逻辑电路(下)
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      06:17
      [25] 2.2 时序逻辑电路(上)
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      [26] 2.2 时序逻辑电路(中)
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      [27] 2.2 时序逻辑电路(下)
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      [28] 2.3 存储器分类及原理(上)
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      [29] 2.3 存储器分类及原理(下)
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      [30] 2.4 有限自动状态机(上)
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      [31] 2.4 有限自动状态机(中)
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      15:00
      [32] 2.4 有限自动状态机(下)
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      [33] 3.1 可编程逻辑器件发展历史(上...
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      [34] 3.1 可编程逻辑器件发展历史(中...
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      [35] 3.1 可编程逻辑器件发展历史(下...
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      [36] 3.2 可编程逻辑器件工艺(上)
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      05:49
      [37] 3.2 可编程逻辑器件工艺(下)
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      [38] 3.3 简单可编程逻辑器件结构
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      [39] 3.4 CPLD原理及结构
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      [40] 3.5 FPGA原理及结构(上)
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      [41] 3.5 FPGA原理及结构(中)
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      [42] 3.5 FPGA原理及结构(下)
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      [43] 3.5 FPGA原理及结构(上)
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      [44] 3.5 FPGA原理及结构(中)
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      [45] 3.5 FPGA原理及结构(下)
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      [46] 4.1 IP核基本概念(上)
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      [47] 4.1 IP核基本概念(下)
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      [48] 4.2 Vivado工具设计流程(...
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      [50] 4.3 Vivado IP数字系统...
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      [53] 4.4 Vivado IP数字系统...
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      [58] 5.4~5.5 详细描述和行为级仿...
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      [59] 5.4~5.5 详细描述和行为级仿...
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      [60] 5.6~5.7 设计综合和设计约束...
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      [61] 5.6~5.7 设计综合和设计约束...
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      [62] 5.8~5.9 设计实现和时序仿真...
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      [63] 5.8~5.9 设计实现和时序仿真...
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      [64] 5.10 生成比特流和下载设计(上...
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      [65] 5.10 生成比特流和下载设计(下...
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      [66] 6.2 Verilog HDL程序...
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      [67] 6.2 Verilog HDL程序...
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