电子科技大学公开课：数字逻辑设计及应用
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课程列表
【第1集】模块一 2.1 数制转换（上） 译
【第2集】模块一 2.1 数制转换（下） 译
【第3集】模块一 2.2 二进制的算术运算 译
【第4集】模块一 2.3 符号数的表示 译
【第5集】模块一 2.4 二进制补码的加法和减法 译
【第6集】模块一 2.5 信息的二进制编码 译
【第7集】模块一 2.6 格雷码和检错纠错码 译
【第8集】模块二 3.1 数字系统的逻辑实现（上） 译
【第9集】模块二 3.1 数字系统的逻辑实现（下） 译
【第10集】模块二 3.2 开关电路与CMOS结构（上） 译
【第11集】模块二 3.2 开关电路与CMOS结构（下） 译
【第12集】模块二 3.3 CMOS结构的扩展（上） 译
【第13集】模块二 3.3 CMOS结构的扩展（下） 译
【第14集】模块二 3.4 电压与电流的容限设置（上） 译
【第15集】模块二 3.4 电压与电流的容限设置（下） 译
【第16集】模块二 3.5 集成电路的设计规范 译
【第17集】模块二 3.6 片内的最大集成设计（上） 译
【第18集】模块二 3.6 片内的最大集成设计（下） 译
【第19集】模块二 3.7 信号传输延迟与功耗（上） 译
【第20集】模块二 3.7 信号传输延迟与功耗（下） 译
【第21集】模块二 3.8 集成块输入端口设计 译
【第22集】模块二 3.9 集成块输出端口设计（上） 译
【第23集】模块二 3.9 集成块输出端口设计（下） 译
【第24集】模块二 3.10 集成块与外部电路的匹配（上） 译
【第25集】模块二 3.10 集成块与外部电路的匹配（下） 译
【第26集】模块三 4.1 开关代数的公理和定理（上） 译
【第27集】模块三 4.1 开关代数的公理和定理（下） 译
【第28集】模块三 4.2 正负逻辑、对偶关系、反演关系的应用 译
【第29集】模块三 4.3逻辑函数的多种表达形式以及相互之间的...（上） 译
【第30集】模块三 4.3逻辑函数的多种表达形式以及相互之间的...（下） 译
【第31集】模块三 4.4逻辑函数的卡诺图化简方法-1（上） 译
【第32集】模块三 4.4逻辑函数的卡诺图化简方法-1（下） 译
【第33集】模块三 4.5逻辑函数的卡诺图化简方法-2（上） 译
【第34集】模块三 4.5逻辑函数的卡诺图化简方法-2（下） 译
【第35集】模块三 4.6逻辑函数的卡诺图化简方法-3 译
【第36集】模块三 4.7定时冒险（上） 译
【第37集】模块三 4.7定时冒险（下） 译
【第38集】模块四 1.1 课程简介 译
【第39集】模块四 1.2 模拟与数字 译
【第40集】模块四 1.3 数字技术 译
【第41集】模块五 7.1 时序逻辑电路概述 译
【第42集】模块五 7.2 双稳态器件 译
【第43集】模块五 7.3 SR锁存器（1） 译
【第44集】模块五 7.3 SR锁存器（2） 译
【第45集】模块五 7.4 D锁存器（上） 译
【第46集】模块五 7.4 D锁存器（下） 译
【第47集】模块五 7.5 D触发器 译
【第48集】模块五 7.6 其他D触发器 译
【第49集】模块五 7.7 JK触发器和T触发器 译
【第50集】模块五 7.8 状态机结构 译
【第51集】模块五 7.9 时钟同步状态机分析（上） 译
【第52集】模块五 7.9 时钟同步状态机分析（下） 译
【第53集】模块五 7.10 时钟同步状态机分析2 译
【第54集】模块五 7.11 时钟同步状态机设计1（上） 译
【第55集】模块五 7.11 时钟同步状态机设计1（下） 译
【第56集】模块五 7.12 时钟同步状态机设计2（上） 译
【第57集】模块五 7.12 时钟同步状态机设计2（下） 译
【第58集】模块五 7.13 雷鸟车尾灯（上） 译
【第59集】模块五 7.13 雷鸟车尾灯（下） 译
【第60集】模块五 7.14 状态机时序 译
【第61集】模块六 5.1 FPGA及HDL简介（1） 译
【第62集】模块六 5.1 FPGA及HDL简介（2） 译
【第63集】模块六 5.1 FPGA及HDL简介（3） 译
【第64集】模块六 5.2 Verilog HDL（1） 译
【第65集】模块六 5.2 Verilog HDL（2）（上） 译
【第66集】模块六 5.2 Verilog HDL（2）（下） 译
【第67集】模块六 5.2 Verilog HDL（3） 译
【第68集】模块六 5.2 Verilog HDL（4）（上） 译
【第69集】模块六 5.2 Verilog HDL（4）（下） 译
【第70集】模块六 5.2 Verilog HDL（5） 译
【第71集】模块六 5.2 Verilog HDL（6） 译
【第72集】模块六 5.2 Verilog HDL（7）（上） 译
【第73集】模块六 5.2 Verilog HDL（7）（下） 译
【第74集】模块六 5.2 Verilog HDL（8） 译
【第75集】模块六 5.3 组合电路设计 译
【第76集】模块六 5.4 时序电路设计 译
【第77集】模块七 6.1 组合逻辑设计-文档标准（1） 译
【第78集】模块七 6.1 组合逻辑设计-文档标准（2）（上） 译
【第79集】模块七 6.1 组合逻辑设计-文档标准（2）（下） 译
【第80集】模块七 6.2 组合逻辑设计-译码器（1）（上） 译
【第81集】模块七 6.2 组合逻辑设计-译码器（1）（下） 译
【第82集】模块七 6.2 组合逻辑设计-译码器（2） 译
【第83集】模块七 6.4三态缓冲器 译
【第84集】模块七 6.5多路复用器（上） 译
【第85集】模块七 6.5多路复用器（下） 译
【第86集】模块七 6.6多路分配器和奇偶校验电路 译
【第87集】模块七 6.7 比较器（1） 译
【第88集】模块七 6.7 比较器（2） 译
【第89集】模块七 6.8加法器 译
【第90集】模块七 6.3 编码器 译
【第91集】模块八 8.1 时序逻辑电路的标准文档 译
【第92集】模块八 8.2 集成锁存器和触发器（上） 译
【第93集】模块八 8.2 集成锁存器和触发器（下） 译
【第94集】模块八 8.3 计数器工作原理（上） 译
【第95集】模块八 8.3 计数器工作原理（下） 译
【第96集】模块八 8.4 二进制计数器的功能特点 译
【第97集】模块八 8.5 计数模块应用1 译
【第98集】模块八 8.6 计数模块应用2（上） 译
【第99集】模块八 8.6 计数模块应用2（下） 译
【第100集】模块八 8.7 计数模块应用3 译
【第101集】模块八 8.8 移位寄存器的工作原理及应用（上） 译
【第102集】模块八 8.8 移位寄存器的工作原理及应用（下） 译
【第103集】模块八 8.9 移位寄存器构建计数器的工作原理 译
【第104集】模块八 8.10 环形计数器的自校正问题 译
【第105集】模块八 8.11 扭环形计数器的设计 译
【第106集】模块八 8.12 线性反馈移位寄存器计数器的原理 译
【第107集】模块八 8.13 迭代电路和时序电路的关系 译
【第108集】模块八 8.14 序列发生器的设计（上） 译
【第109集】模块八 8.14 序列发生器的设计（下） 译
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